Description
Le core MVD Récepteur ASI est un module
insérable pour FPGA qui inclut les
fonctions suivantes :
- Récupération Horloge/données
- Conversion Série/Parallèle
- Sync Byte (Détection FC Comma)
- Décodage 8B/10B
- Auto adaptation aux packets
d'entrée de188/204 bytes
- Sortie MPEG_TS 188 bytes
- Frame buffer optionnel
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Caractéristiques
- Récepteur ASI multimodes
- Standard Européen EN50083-9
Annex B
- Familles FPGA supportées : Spartan®-6, Virtex®-6/7, Kintex™-7, Artix™-7, Zynq™
- Horloge unique à 27 MHz
- Supporte les packets d'entrée de
188 ou 204 bytes
- Supporte interface ASI direct
(récupération de l'horloge à
partir des données)
- Supporte les formats Data Packet
ou Data Burst
- L'entrée peut être un I/O standard ou un Transceiver I/O (GTP, GTH, GTY, GTX)
- Monocanal - support pour multi
canal
- Conception en VHDL RTL
entièrement synthétisable (non
livré) pour des adaptations
aisées
- Livré en tant que netlist
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Recepteur ASI
